Rapidusの2nmプロセス技術詳解｜GAA・EUV・最先端製造技術の全容
Rapidusが目指す「2nmプロセス」は、現在世界で量産されている最先端半導体（TSMCのN3：3nm世代）と同等以上の微細化レベルです。
その実現には、GAA（Gate-All-Around）トランジスタ、EUV（極端紫外線）リソグラフィ、原子層精度の薄膜形成など複数の革新技術を同時に習得・実用化する必要があります。本記事ではRapidusが採用する技術の全容を解説します。
「2nm」とは何を意味するのか
「2nm」というプロセスノードの呼称は、実際のトランジスタの寸法が2nmであることを意味するわけではありません。1990年代以降、プロセスノードの呼称は実寸法とは切り離されたマーケティング上の数字になっています。2nm世代の実際の主要寸法は以下のようなものです：
| パラメーター | FinFET（7nm世代参考） | GAA（2nm世代） |
|---|---|---|
| ゲート長（Lg） | 約12nm | 約10nm |
| ゲートピッチ（CPP） | 約54nm | 約40〜48nm |
| 金属配線ピッチ（MP） | 約36nm | 約20〜24nm |
| トランジスタ密度 | 約1.0億個/mm² | 約2.0〜2.5億個/mm² |
| ナノシート幅 | －（FinFET） | 約5〜20nm |
数字のトリック
GAAトランジスタ：Rapidusが採用する理由
Rapidusが採用するGAA（Gate-All-Around）トランジスタは、従来のFinFETから進化した次世代トランジスタ構造です。IBMが開発した2nm技術はこのGAAナノシートを採用しており、Rapidusはこの構造をベースに千歳IIM-1での製造プロセスを構築しています。
FinFET（現世代主流）
- シリコンをフィン（ひれ）状に加工
- ゲートがフィンの3方向を囲む
- 製造が比較的容易
- 3nm〜7nm世代で主流
- さらなる微細化が困難
GAA（Rapidus採用）
- シリコンをナノシート状に積層
- ゲートがナノシートの4方向すべてを囲む
- 製造が複雑・高コスト
- 2nm以降世代の標準
- 電流制御性が大幅に向上
Rapidusが採用するナノシート構造の特徴
IBMの2nm技術に基づくRapidusのGAAナノシートは、以下の特徴を持ちます：
- ナノシート積層数：通常3〜4枚のナノシートを縦に積み重ねる
- ナノシート厚さ：約5〜7nm（シリコン層）
- ナノシート幅：用途に応じて5〜20nmの範囲で設計可能（幅を変えることで電流能力を調整）
- SiGe犠牲層：ナノシート形成にはシリコン/シリコンゲルマニウムの超格子構造を使い、SiGe層をエッチングで除去してナノシートを露出させる「チャンネルリリース」プロセスが必要
EUVリソグラフィ：2nm実現の必須条件
2nmプロセスの微細なパターンを形成するために、EUV（Extreme UltraViolet：極端紫外線）リソグラフィが必須です。EUVの波長は13.5nmと従来のArFレーザー（193nm）より1/14以下であり、これにより数十nm以下の精細なパターンが露光できます。
EUVの技術的特徴：
- 波長：13.5nm（軟X線領域）
- 光源：スズ（Sn）プラズマ（高出力CO₂レーザーでスズ液滴を照射）
- NA（開口数）：0.33（ASML NXE系）/ 0.55（High-NA：次世代）
- 露光パターン解像度：0.33NA装置で〜13nm（ハーフピッチ）
- スループット：最大120〜150枚/時（ASML NXE:3800E）
- 課題：マスクの欠陥管理・フォトレジストの感度・コスト（1台150〜200億円）
RapidusのEUV導入状況（2025年）
Rapidusは2024年〜2025年にかけてASMLのEUV装置（NXE:3600D系）を千歳IIM-1に搬入しました。試作ライン稼働時点では1〜2台のEUVでの稼働からスタートし、順次台数を増やす計画です。量産ライン（2027年）では10台以上のEUVが必要になると試算されており、継続的な調達交渉が行われています。
Rapidusの2nmプロセスを構成する主要技術スタック
Buried Power Rail（BPR）：電源の埋め込み技術
IBMの2nm技術には「Buried Power Rail（BPR：埋め込み電源レール）」が含まれています。従来の表面配線による電源供給に加え、シリコン基板の中に電源配線を「埋め込む」技術です。これにより表面の配線層を信号配線に専用化でき、回路の集積度が向上します。BPRは本格的なBSPDN（背面給電）の前段階として位置づけられており、Rapidusの2nmプロセスにも採用される見込みです。
2nmプロセスの性能目標
| 比較基準 | Rapidus 2nm（IBM技術ベース）の優位性 |
|---|---|
| 7nmプロセス比 | 同性能で消費電力最大75%削減 または同電力で性能最大45%向上 |
| トランジスタ密度 | 7nm比で約2倍以上の集積度 |
| リーク電流 | GAA構造でFinFET比で大幅に低減 |
| 動作電圧 | 0.7〜0.8V台（省電力動作） |
| 対象用途 | AI推論・HPC・エッジAI・通信インフラ |
Rapidus固有の技術的挑戦：後発者の不利
Rapidusが直面する最大の技術的挑戦は「経験不足」です。TSMCはN3（3nm）で数年の量産実績があり、N2の開発にその経験をフル活用できます。一方RapidusはIBMからの技術移転を受けて千歳IIM-1で初めて試作するため、プロセス安定化・歩留まり向上に要する時間が他社より長くなるリスクがあります。
まとめ：最先端技術の習得が問われる試練の時
Rapidusが採用するGAA・EUV・BPRを組み合わせた2nmプロセスは、世界最高水準の製造技術を要求します。IBMから技術ライセンスを受け、Albany NanoTechで経験を積んだRapidusエンジニアが、千歳IIM-1の装置・環境でこれを再現し、さらに量産レベルへと引き上げるという挑戦は前例がない難事業です。しかし着実な進捗—試作ライン稼働—は、2027年量産への希望の灯を保っています。
