半導体チップの裏側から電力を供給する「背面給電技術（Backside Power Delivery Network：BSPDN）」が、最先端ロジック半導体の次世代アーキテクチャとして急速に注目を集めています。

Intelが2024年にPowerViaとして実証実験を完了し、TSMCやSamsungも採用を進める本技術は、ムーアの法則を延命させる重要な革新です。

本記事では、背面給電技術の基本概念から仕組み、従来技術との違い、導入メリットまでを徹底解説します。

Contents
  1. 従来の給電方式の課題
  2. 背面給電技術（BSPDN）の基本概念
  3. BSPDNの仕組みを詳しく解説
  4. BSPDNが解決する主要技術課題
  5. BSPDNが注目される背景：ムーアの法則の延命
  6. 主要半導体企業のBSPDN導入状況（2025年現在）
  7. まとめ：なぜBSPDNが半導体の未来を変えるのか

従来の給電方式の課題

半導体チップには、トランジスタを動作させるために電源（VDD）とグランド（GND）の電力網（PDN：Power Delivery Network）が必要です。

従来のチップでは、この電力網と信号配線の両方がチップの表面（Front Side）に配置されていました。これを「表面給電方式（Frontside PDN）」と呼びます。

しかし微細化が進むにつれて、この従来方式は深刻な問題を引き起こすようになりました。電源配線と信号配線が同じ配線層を取り合うことで、利用可能な配線面積が圧迫されるのです。

従来方式の主な課題

  • 配線混雑（Routing Congestion）：電源と信号が同じ層を共有し、配線が困難になる
  • IR降下（IR Drop）：電源配線の抵抗により電圧が降下し、トランジスタが正常動作しにくくなる
  • 熱問題：電源配線での電力損失が発熱を招く
  • 電源配線の細線化：微細化に伴い電源配線も細くなり、抵抗値が増大する

背面給電技術（BSPDN）の基本概念

BSPDNは、これらの課題を解決するために電力供給経路をチップの裏面（Back Side）に移動させる革新的なアーキテクチャです。チップを製造した後、ウェハーを薄く研削してシリコンを薄くし、裏面から電源配線を形成します。これによりトランジスタへの電力供給を裏面から行い、表面は信号配線専用に使えるようになります。

従来の表面給電方式

  • 電源・信号配線が同じ表面に混在
  • 配線層が電源に取られ信号配線が制約
  • IR降下が大きい
  • 電源配線の抵抗による発熱

背面給電方式（BSPDN）

  • 電源は裏面、信号は表面と分離
  • 信号配線の自由度が大幅に向上
  • IR降下が大幅に低減
  • 電力効率が向上し発熱が低減

BSPDNの仕組みを詳しく解説

ステップ1：通常のウェハー製造

まず従来と同じようにシリコンウェハー上にトランジスタと表面側の配線（信号配線）を形成します。この段階では一般的なFinFETやGAA（Gate-All-Around）プロセスが使われます。

ステップ2：ウェハー貼り合わせと薄化

デバイス側のウェハーをキャリアウェハーに貼り合わせ、元のシリコン基板を数十ナノメートルまで薄く研削（バックグラインド）します。これにより、トランジスタのソース・ドレイン領域が裏面に露出または近接する状態になります。

ステップ3：裏面配線（Backside Metal）の形成

薄化したシリコンの裏面に絶縁層を形成し、そこに電源用のビア（貫通孔）と金属配線を作製します。この裏面配線はナノシートビア（Nano TSV）や背面ビア（Backside Via）と呼ばれる微細な貫通穴でトランジスタのソース領域に接続されます。

ステップ4：裏面バンプとパッケージング

裏面の電源配線をさらにパッケージング基板に接続するためのバンプ（はんだ突起）を形成します。電力はパッケージからチップ裏面へ直接供給されるため、電流経路が大幅に短縮されます。

BSPDNが解決する主要技術課題

課題従来方式BSPDN採用後
IR降下大きい（電源経路が長い）大幅に低減（直接供給）
信号配線面積電源配線と競合し制約大表面が信号専用で自由度向上
動作周波数IR降下による制限あり電圧安定で高周波数動作が可能
電力効率配線抵抗による損失が大きい損失低減でPPA（性能・電力・面積）改善
熱密度電源配線の熱が表面に集中裏面経由で熱分散が可能

BSPDNが注目される背景：ムーアの法則の延命

半導体産業は長らく「微細化」によって性能向上とコスト削減を実現してきました（ムーアの法則）。しかし2nm以下の世代では、物理的な限界から微細化だけでは十分な性能向上が得られなくなってきました。

そこで注目されているのが「システム技術共最適化（STCO：System Technology Co-Optimization）」の考え方です。BSPDNはトランジスタ構造（GAAなど）や先進パッケージング技術と組み合わせることで、スケーリングの恩恵を維持し続けることができる重要な技術です。

ポイント：BSPDNは単独の技術ではなく、GAAトランジスタ・先進パッケージング・3D積層技術と組み合わせて使われることで最大の効果を発揮します。半導体の「3D時代」における基盤技術として位置づけられています。

主要半導体企業のBSPDN導入状況（2025年現在）

2025年時点で、BSPDN技術は以下の企業が積極的に開発・商業化を進めています：

  • Intel：「PowerVia」として2024年に実証完了。Intel 14Aプロセスへの搭載を予定
  • TSMC：N2P以降の世代での採用を検討中、独自の「Super Power Rail」技術を開発
  • Samsung：SF1.4（1.4nm相当）プロセスでの採用を計画
  • ASML/応用材料（Applied Materials）：BSPDN製造に必要な装置の開発・供給を進める
2025年最新動向：Intelは2025年に入りPowerViaを搭載した「Intel 14A」プロセスの顧客サンプル出荷を開始したと報告されています。これは業界初のBSPDN商業化への大きな一歩です。TSMCも2025年後半に向けてN2PプロセスでのBSPDN試験製造を行っているとされます。

まとめ：なぜBSPDNが半導体の未来を変えるのか

背面給電技術（BSPDN）は、単に電源配線を裏面に移動させるだけでなく、半導体チップの設計自由度を根本的に変える革命的な技術です。電源と信号の分離により、信号配線の最適化が格段に容易になり、チップ全体のPPA（性能・電力・面積）性能が大幅に改善されます。

2nm以下の微細プロセスが本格化する2025年〜2027年にかけて、BSPDNは最先端ロジック半導体の標準アーキテクチャになると予想されています。AI半導体・データセンター・モバイルチップのすべてに恩恵をもたらすこの技術は、まさに半導体の次世代を定義する革新と言えるでしょう。

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