2nm以降の半導体世代で同時に導入される二つの革命的技術—「GAA（Gate-All-Around）トランジスタ」と「BSPDN（背面給電技術）」。

これら二つの技術は単独でも革新的ですが、組み合わせることで相乗効果（シナジー）を発揮し、半導体の性能・電力効率・集積度を次のレベルへと押し上げます。

本記事では、GAAとBSPDNそれぞれの技術的意義と、両者の組み合わせが生む化学反応を解説します。

Contents
  1. トランジスタ構造の進化史
  2. GAAトランジスタとは何か
  3. BSPDNがGAAトランジスタに特に重要な理由
  4. GAAとBSPDNの組み合わせシナジー
  5. CFET（相補型FET）へのさらなる発展
  6. 製造上の課題：GAAとBSPDNの同時統合
  7. まとめ：GAAとBSPDNが描く2nm以降の半導体地図

トランジスタ構造の進化史

Planar FET

平面型。チャンネル上にゲートが一面だけ接触。
〜28nm世代

FinFET（3D）

フィン状のチャンネルをゲートが三方向を囲む。
16nm〜5nm世代

GAA（MBCFET）

ナノシート/ナノワイヤーをゲートが四方向から完全に包む。
2nm〜世代

GAA＋BSPDN

GAAに裏面電源供給を組み合わせ、性能・電力の限界を突破。
2nm〜世代（最先端）

GAAトランジスタとは何か

GAA（Gate-All-Around）トランジスタは、従来のFinFETの後継となる次世代トランジスタ構造です。

FinFETではフィン（ひれ状のシリコン）の三方向をゲートが囲みましたが、GAAではナノシート（薄いシリコン板）またはナノワイヤー（細いシリコン棒）を複数積み重ねた構造体の四方向すべてをゲートが囲みます。

GAAのメリット

  • 優れたゲート制御性：チャンネルの四方向をゲートが囲むため、ショートチャンネル効果（SCE）が大幅に抑制される
  • 電流能力の向上：ナノシートの積層数を変えることでトランジスタの強さ（Ion電流）を設計自由度高く調整できる
  • リーク電流の低減：完全なゲート制御によりオフ電流（Ioff）が低減できる
  • サイズの柔軟性：ナノシートの幅・厚さ・積層数を変えることで高性能版と低電力版を同一プロセスで作れる（CFET：Complementary FETへの発展も可能）

Samsung・Intel・TSMCのGAA呼称の違い

企業GAA技術の呼称採用プロセスナノシート枚数
SamsungMBCFET（Multi-Bridge Channel FET）SF3（3nm）以降3〜5枚
IntelRibbonFETIntel 20A以降3〜4枚
TSMCNANOSHEET GAAN2以降（2025〜）3〜4枚

BSPDNがGAAトランジスタに特に重要な理由

GAAのソース/ドレイン接続の問題

GAAトランジスタは複数のナノシートを縦に積む三次元構造であるため、ソース・ドレイン部の面積が従来のFinFETより制限されます。特にソース側の接触面積（コンタクト面積）の制約が配線抵抗（接触抵抗）を高め、これがIR降下の悪化に直結します。

BSPDNはこの問題を根本から解決します。裏面から電源ビア（ナノTSV）を通じてGAAのソース直下から電力を供給することで、接触抵抗のロスを最小化し、ソース電位を安定させることができます。

技術的詳細：GAAとBSPDNの接続方式

GAAトランジスタのナノシートはシリコン基板の上に積み上げられており、BSPDNではウェハー裏面からシリコン基板を貫通するナノビアが各GAAのソース領域に直接接続されます。このナノビアは直径数十nm程度の微細なものですが、各トランジスタに独立した電源経路を提供するため、IR降下の局所集中を防ぎます。この構造は「Local Power Rail via Buried Power Rail（BPR）」または「Backside Power Via（BPV）」と呼ばれます。

GAAのスタック数と電流の増大

GAAトランジスタはナノシートを3〜5枚積層することで大きな電流駆動能力を持ちます。電流が大きくなるほど電源配線でのIR降下（V=IR）も大きくなるため、GAAの高電流特性はBSPDNの必要性をさらに高めます。逆に言えば、BSPDNがIR降下を制御することで初めてGAAの電流能力を最大限に引き出せると言えます。

GAAとBSPDNの組み合わせシナジー

GAA単体の効果

  • FinFET比で電流+20〜30%
  • リーク電流-20〜40%
  • 短チャンネル効果の抑制
  • 設計自由度の向上

BSPDN単体の効果

  • IR降下-15〜25%
  • 信号配線面積+30〜40%
  • 動作周波数マージン拡大
  • 熱管理の改善

GAA×BSPDN 組み合わせ効果

  • FinFET＋表面給電比で動作周波数+10〜15%（同電力）
  • 消費電力-20〜30%（同周波数）
  • セル面積-15〜20%（同機能）
  • 電圧変動の大幅な安定化（GAAの能力を最大発揮）
  • 次の技術世代（CFET）への橋渡し

CFET（相補型FET）へのさらなる発展

GAAとBSPDNの先には、さらに革新的なCFET（Complementary FET）が控えています。CFETはNMOSとPMOSを縦方向に積み重ねる（NMOS上にPMOSを重ねる）技術で、セルの面積を約50%削減できると言われています。CFETではBSPDNは事実上必須の技術となります。なぜならNMOS/PMOSの両方を縦に積んだ状態で表面から両方に電力を供給することはほぼ不可能だからです。BSPDNにより下層のNMOSに裏面から電力を供給し、上層のPMOSには表面から供給するという分担が実現します。

CFET開発状況（2025年）

  • imec（ベルギー）：CFETの実証実験で主導的な役割を果たしており、2025〜2027年の量産化を見込む研究を継続中
  • Intel：RibbonFET（GAA）の次世代としてCFETを研究中。Intel 10A以降での採用を構想
  • TSMC：A14（1.4nm相当）以降でのCFET採用を視野に研究継続
  • Samsung：MBCFET（GAA）の後継として独自CFET構造を研究

製造上の課題：GAAとBSPDNの同時統合

GAAとBSPDNを同時に製造することは技術的に非常に困難であり、これが2nm世代への移行が大きな「壁」とされる理由の一つです。主な課題は以下の通りです：

プロセス整合性

GAAのナノシート形成は特殊なSi/SiGe（シリコン/シリコンゲルマニウム）超格子エッチングが必要であり、この後に続くウェハー薄化・BSPDNプロセスとの熱・化学的整合性の確保が課題です。高温プロセスと低温プロセスの順序最適化が重要です。

アライメント精度

GAAのナノシートサイズが数nm〜数十nm程度の微細さに対し、BSPDNのナノビアをGAAのソース領域に正確に接続するためには、1nm以下の精度でのアライメントが要求される場合があります。

コスト増加

GAA製造だけでも従来のFinFETより工程数が増加するのに、さらにBSPDNプロセスが加わることでウェハーコストは従来比で1.3〜1.5倍以上になると見られています。スマートフォン向け量産チップへの採用はコスト的に課題が残ります。

業界の見方

多くのアナリストは、GAAとBSPDNの組み合わせはまず高付加価値のAIチップ・データセンター向けプロセッサに採用され、そこでの量産実績を積んでからコストが下がり、徐々にコンシューマー向けチップへ普及するという「エコシステム論」を支持しています。iPhone向けAppleチップへの採用は2027〜2028年頃と予測する声が多いです。

まとめ：GAAとBSPDNが描く2nm以降の半導体地図

GAAトランジスタとBSPDNは、それぞれ独立した革新ですが、組み合わせることで真の意味での「スケーリング革命」をもたらします。FinFET時代に培われてきた半導体の概念を根本から塗り替え、2nm以降の性能・電力限界を突破する最強のコンビとして、今後数年間の半導体ロードマップを定義するでしょう。そしてその先にはCFETという次の山が控えており、BSPDNはそこへの必須の橋渡しとなります。

キーワード

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