TSV（Through-Silicon Via／スルー・シリコン・ビア）は、シリコンチップを垂直方向に貫通する微細な電極（穴）です。チップとチップを縦に積み重ねて直接つなぐことができるため、AIや高性能コンピューティングを支える最先端の半導体パッケージング技術として、いま最も注目を集めています。

HBM（高帯域幅メモリ）やIntelのFoveros、AMDの3D V-Cacheなど、最先端チップのほぼすべてにTSVが使われています。本記事では「TSVって何？」から「どのタイミングで作るの？」「なぜそんなに重要なの？」まで、中学生でもイメージできる例えを交えながら徹底解説します。

Contents
  1. TSVを一言で言うと？── ビルに例えると超わかりやすい
  2. TSVの基本構造と製造プロセス
  3. TSVを「いつ」作るか？── Via-first・Via-middle・Via-lastの違い
  4. TSVはクリーンルームで作るの？前工程？後工程？
  5. TSVが使われている代表製品
  6. TSVのメリットとデメリット
  7. 2026年のTSV最新動向
  8. まとめ：TSVは「縦のエレベーター」で半導体を進化させる技術

TSVを一言で言うと？── ビルに例えると超わかりやすい

TSVをひと言で表すなら「チップを貫通するエレベーターシャフト」です。

半導体チップを高層ビルに例えてみましょう。従来の半導体は、各階（チップ）がバラバラのビルに住んでいて、用があるときは外の道路（ワイヤーや基板の配線）を通って隣のビルまで出かけていました。これでは時間も電力もかかります。

TSVを使うと、ビルの床と天井を貫く垂直のエレベーターシャフトを作り、上の階と下の階を直接つなぐことができます。信号が「隣のビルまで道路を歩いて行く」のではなく「エレベーターで一瞬で移動」できるようになるイメージです。これが、TSVが速くて省エネな理由です。

TSVの基本構造と製造プロセス

TSVは次の手順で作られます。

  1. 孔（ビア）の形成：ドライエッチング（ボッシュプロセス）で、シリコンウェハに直径数μm〜数十μmの垂直な穴を開けます。深さはウェハ厚に応じて数十〜数百μmになります。
  2. 絶縁層の形成：シリコンと導電体が直接触れないよう、孔の内壁にSiO₂などの絶縁膜をCVDで成膜します。
  3. バリアメタル・シード層の形成：銅の拡散を防ぐTiNやTaのバリア層を形成し、その上に電解めっきの土台となる銅のシード層を薄く成膜します。
  4. 銅の電解めっき（充填）：電解めっきで孔の中に銅（Cu）を充填します。銅は電気をよく通し、コストも比較的低いため最もよく使われます。
  5. CMP（化学機械研磨）による平坦化：ウェハ表面からはみ出た余分な銅を研磨して平らにします。
  6. ウェハ薄化（バックグラインド）：ウェハの裏面を研磨して薄くし、埋め込んだ銅電極の先端を露出させます。これでチップの表裏に電極が出た状態になります。

完成したTSVの直径は数μm〜20μm程度、アスペクト比（深さ÷直径）は5:1〜20:1に達することもあります。針の穴よりはるかに細い穴をウェハの深くまで正確に開ける技術は、半導体製造の中でも高難度の部類に入ります。

TSVを「いつ」作るか？── Via-first・Via-middle・Via-lastの違い

TSVを作るタイミングは3種類あります。これはよく「どの工事タイミングでビルにエレベーターシャフトを設置するか」に例えられます。

① Via-first（ビア先行型）── 基礎工事のときにシャフトを掘る

前工程（トランジスタの形成）が始まる前にTSVを形成します。シャフトを先に掘ってから建物を建てるイメージです。高温プロセスに耐えられる材料が必要で、大口径・深型のTSVに向いています。ただし前工程の微細プロセスとの干渉が大きく、現在はあまり主流ではありません。

② Via-middle（中間ビア型）── 構造躯体完成後、内装前にシャフトを設置 ←【最主流】

前工程（FEOL：トランジスタ・ゲートの形成）が終わり、後工程の配線層（BEOL）を積む前にTSVを形成します。HBMのメモリチップや先端ロジックチップで広く使われる最も一般的なアプローチです。

ウェハファブ（TSMCやSK Hynixなど）のクリーンルーム内で実施するため、非常に高い清潔度が求められます。中学生で例えると「骨組みが完成したあと、壁を塗る前に縦穴を作る」段階です。

③ Via-last（ビア後行型）── 建物が完成してからリフォームでシャフトを追加

前工程・BEOL配線の形成がすべて終わった後にTSVを追加します。既存のビルにあとからエレベーターを増設するイメージです。OSAT（後工程専門企業）のクリーンルームでも対応可能で、クリーンルームの要件が前工程ほど厳しくないのが特徴です。ただし、すでに配線が作られているためTSVの位置・サイズに制約があります。

種類タイミング主な実施場所代表用途
Via-first前工程前ウェハファブイメージセンサー等
Via-middleFEOL後・BEOL前ウェハファブ（クリーンルーム）HBM・先端ロジック
Via-last前後工程完了後OSAT等（クリーンルーム）3D ICパッケージ

TSVはクリーンルームで作るの？前工程？後工程？

「TSVって後工程の話でしょ？後工程はクリーンルームじゃないの？」という疑問は非常に鋭いです。答えは「タイミングによる」です。

最主流のVia-middle方式では、TSV形成は前工程のウェハファブ内のクリーンルーム（Class 1〜100レベル）で行われます。前工程の微細プロセスと同等の高い清潔度が必要です。

一方、ウェハを薄化（バックグラインド）してTSVの銅を裏面に露出させる工程、そしてチップを積み重ねてボンディングする工程は、後工程のクリーンルームで行われます。前工程ほど超高清潔度（Class 1）は必要ではありませんが、塵や静電気への対策は引き続き必要です。

つまり、TSVは「前工程のクリーンルームで穴を掘り（Via-middle）、後工程のクリーンルームで積み重ねる」という2段階にまたがったプロセスなのです。

TSVが使われている代表製品

HBM（High Bandwidth Memory）

TSVの最も有名な活用例がHBMです。DRAMチップを8〜16層垂直に積み重ね、TSVで各層をつなぎます。

例えば、、、マンションの各部屋（DRAMチップ）を縦に積んで、エレベーター（TSV）で全階をつないだ超高層マンションです。エレベーターの数も従来より何十倍も多いので（インターフェース幅1,024ビット→HBM4では2,048ビット）、一度に運べる荷物（データ）の量が桁違いに増えます。NVIDIAのH100・B100といったAI GPUに搭載されています。

Intel Foveros

IntelがCore UltraシリーズやPanther Lakeに採用する3Dスタッキング技術です。ロジックチップ同士をTSVで積層し、バンプなしに近い密度で接続します。

AMD 3D V-Cache

Ryzen・EPYCシリーズのCPUダイの上にSRAMキャッシュをTSVで積層した技術です。CPUがキャッシュにアクセスする際の遅延が大幅に削減され、ゲーム性能・科学計算性能が向上しています。

CMOSイメージセンサー（CIS）

スマートフォンのカメラにも使われています。撮像素子（ピクセル層）と信号処理回路（ロジック層）をTSVで積層することで、カメラモジュールを小型化しながら高速化を実現しています。Sonyのスタック型CMOSセンサー（Exmor RS）が代表例です。

TSVのメリットとデメリット

メリット

  • 高速・広帯域：チップ間の配線長が劇的に短縮（mmオーダー→μmオーダー）されるため、信号伝達速度と帯域幅が大幅に向上
  • 低消費電力：配線が短いほど信号伝達に使うエネルギーが少なくて済む。HBMはGDDR比で消費電力を大幅に削減
  • 小型化・高集積化：チップを横に並べるのではなく縦に積むため、同じ面積でより多くの機能を実装可能
  • 異種チップの統合：ロジック・メモリ・アナログなど異なるプロセスで作ったチップを自由に組み合わせられる

デメリット・課題

  • 製造コストの高さ：エッチング・めっき・研磨・薄化など追加工程が多く、従来パッケージより大幅にコストが上昇する
  • 熱問題：チップを積み重ねると熱が逃げにくくなり、放熱設計が難しくなる。高熱伝導性TIM（熱界面材料）や液冷の採用が必要になるケースも
  • 歩留まり管理：積層前に各層のダイをテストして不良品を排除する「Known Good Die（KGD）」管理が必須。一枚でも不良チップが混入すると積層品全体が不良になる
  • 残留応力・反り：薄化したウェハや積層構造は機械的に脆く、熱膨張率の差による反り・割れのリスクがある

2026年のTSV最新動向

HBM4の量産開始（2026年）：SK Hynix・Micron・Samsungの三社が2026年にHBM4の量産を本格化させます。インターフェース幅が従来の1,024ビットから2,048ビットへ倍増し、TSV数も大幅に増加します。AI GPU（NVIDIA Blackwell後継）向けの需要が主な牽引役です。

ハイブリッドボンディングとの比較・共存：TSVの次を担う技術として「ハイブリッドボンディング」（バンプを使わず銅と酸化膜を直接接合）が注目されています。TSVはチップ間を縦方向に貫通する「縦の配線」として引き続き使いつつ、チップ同士を接合する「水平方向の接合部」をハイブリッドボンディングに置き換えることで、さらなる高密度化を追求する動きがあります。

日本での後工程強化：北海道千歳市の試作ライン（2026年4月稼働）でも3D積層・TSV技術が中心的な研究対象となっています。日本政府の支援を受けた後工程技術の国内再建において、TSVは最重要技術の一つに位置づけられています。

まとめ：TSVは「縦のエレベーター」で半導体を進化させる技術

TSVをまとめると次のとおりです。

  • TSVとはシリコンチップを垂直に貫通する銅電極のこと。チップ同士を縦に積んで直接接続する
  • 形成タイミングはVia-first・Via-middle（主流）・Via-lastの3種類。最主流のVia-middleは前工程のクリーンルームで実施し、積層・薄化工程は後工程のクリーンルームで行う
  • 使われている製品はHBM（AI GPU用メモリ）・Intel Foveros・AMD 3D V-Cache・スマホカメラなど幅広い
  • メリットは高速・省電力・小型化。課題はコスト・熱・歩留まり管理
  • 2026年のHBM4量産・日本の後工程強化など、TSV需要は拡大が続く見込み

TSVは一見地味な「穴と銅の技術」ですが、AIが必要とする膨大なデータを高速処理するために不可欠な基盤技術です。半導体の微細化（前工程）が限界に近づく中、TSVをはじめとする3Dパッケージング技術が「次の半導体革命」を担っています。

3D積層 HBM TSV Via-middle シリコン貫通電極 チップレット パッケージング 先端パッケージング 後工程
ABOUT ME
semi-connect編集室
半導体業界の技術・企業・市場動向を発信するブログ「semi-connect.net」の管理人。半導体プロセス・前工程・後工程からエレクトロニクス企業の財務分析まで、業界の基礎から最新情報をわかりやすく解説します。