AI向けGPUの性能競争が激化する中、「CoWoS（Chip on Wafer on Substrate）」という半導体パッケージング技術が半導体業界の重要キーワードになっています。NVIDIAのH100・H200・Blackwellシリーズ、AMDのMI300シリーズといったAI加速チップに採用されており、その生産能力が需要に追いつかず「CoWoS不足」が業界全体の課題となっています。

本記事では、CoWoSの基本概念から種類・採用事例・最新の生産動向・次世代技術への展望まで、最新情報をもとに詳しく解説します。

Contents
  1. CoWoSとは何か
  2. CoWoSの3種類：-S・-R・-Lの違い
  3. AI GPU市場でのCoWoS採用状況
  4. TSMCのCoWoS生産能力拡大（2025〜2027年）
  5. 次世代技術への展望：CoPoS・CoWoP
  6. まとめ

CoWoSとは何か

CoWoS（Chip on Wafer on Substrate）は、TSMCが開発した「2.5Dパッケージング」技術です。複数のチップ（ダイ）を一枚のパッケージ内に高密度で実装し、チップ間を超高速・低遅延で接続できます。

2.5Dパッケージングとは

従来の半導体パッケージは、一つのチップを基板（サブストレート）に実装するシンプルな構造でした。2.5Dパッケージングでは、SoC（演算チップ）とHBM（高帯域幅メモリ）をインターポーザーと呼ばれる薄い中間基板の上に並べて実装します。

  • インターポーザー：チップとチップの間を高密度の微細配線でつなぐ中間基板。これによりチップ間の通信距離を大幅に短縮
  • HBM（High Bandwidth Memory）：広い帯域幅を持つ積層メモリ。AI・GPUの演算に必要な大量データを高速供給できる

名前の「Chip on Wafer on Substrate」は、以下の積層構造を表しています。

  1. Chip（ダイ）：SoC・HBMなどのチップをウエハに接合（Chip on Wafer）
  2. Wafer：インターポーザー（チップ間接続の中間層）
  3. Substrate（基板）：最終的に実装されるパッケージ基板

この構造により、従来のパッケージでは実現不可能だったチップ間の超高速・高帯域接続が可能になり、AIや高性能コンピューティング（HPC）に不可欠な技術となっています。

CoWoSの3種類：-S・-R・-Lの違い

TSMCのCoWoSには、インターポーザーの材質・構造の違いにより3つのバリアントがあります。

CoWoS-S（Silicon Interposer）

インターポーザーにシリコンを使用したオリジナルの方式です。

  • 高密度な配線が可能で、チップ間接続の品質が最も高い
  • TSV（Through Silicon Via：シリコン貫通電極）を用いた高精度加工が必要
  • 露光装置の制約により、インターポーザー面積の上限は約2,500mm²
  • 製造難度が高くコストも高い
  • 採用例：NVIDIA H100・AMD MI300シリーズ

CoWoS-R（Redistribution Layer）

インターポーザーにRDL（再配線層）を使用した有機基板タイプです。

  • ポリマーと銅配線で構成された有機インターポーザーを採用
  • CoWoS-Sより配線密度は低いが、熱膨張係数の差による応力を吸収しやすい
  • 製造コストが比較的低く、大面積化にも対応しやすい
  • TSMCのInFO（Integrated Fan-Out）技術をベースに発展

CoWoS-L（Local Silicon Interconnect）

CoWoS-SとCoWoS-Rの中間的な技術で、局所的にシリコンインターコネクト（LSI）を使いつつ、それ以外の領域ではRDLを使用します。

  • チップ同士の高密度な接続部分だけシリコンを使い、残りはRDLで構成
  • 最大12スタックのHBMとの接続をサポート
  • CoWoS-Sのコストを抑えながらCoWoS-Rより高性能を実現
  • 2025〜2026年にかけてCoWoS-SからCoWoS-Lへの移行が進行中
  • 採用例：NVIDIA Blackwell（B200）シリーズ（8スタックHBM3e接続）

3種類の比較まとめ

AI GPU市場でのCoWoS採用状況

CoWoSの需要を牽引しているのは、圧倒的にNVIDIAのAI GPUです。

  • NVIDIA H100（Hopper）：CoWoS-Sを採用。80GB HBM3を搭載し、AI学習用GPUとして世界的に普及
  • NVIDIA H200（Hopper）：CoWoS-Sを採用。HBM3eに移行し、メモリ帯域幅をさらに向上
  • NVIDIA B200（Blackwell）：CoWoS-Lを採用。2チップのGPUダイと8スタックのHBM3eを統合。過去最大規模のパッケージ
  • AMD Instinct MI300X：CoWoS-Sを採用。HBM3メモリを192GB搭載した大容量AI GPU

2025〜2026年のCoWoS生産容量において、NVIDIAが全体の60〜70%以上を確保しているとされており、他のGPUメーカーやクラウド事業者の調達を圧迫しています。

TSMCのCoWoS生産能力拡大（2025〜2027年）

AI需要の急増を受け、TSMCはCoWoSの生産能力を積極的に拡大しています。

  • 2025年末：月産約75,000ウエハ（年初比ほぼ倍増）
  • 2026年末：月産約130,000ウエハを目標
  • 2027年：さらなる拡大と、レチクルサイズ9倍（9x reticle）への挑戦

ただし、2026年のCoWoS需要は約700,000ウエハとも推計されており、供給能力（130,000×12=約1,560,000ウエハ/年換算）との差は依然として大きく、逼迫状態は続く見通しです。

生産拠点の拡充

  • 台湾：竹南・中壢に新たなパッケージング施設を建設中
  • 米国アリゾナ：2施設のパッケージング工場を建設中。米国内でのCoWoS供給体制を整備
  • 生産能力の限界に達した局面では、一部外部委託（ASE・Amkorなど）も進行

次世代技術への展望：CoPoS・CoWoP

CoWoSの後継として、TSMCは2つの次世代パッケージング技術を開発中です。

CoPoS（Chip on Panel on Substrate）

CoWoSの「丸いウエハ（300mm）」を長方形のパネルに置き換えた技術です。

  • パネルサイズ：310×310mm・515×510mm・750×620mm など、複数規格が検討中
  • 円形ウエハより面積効率が高く、単位面積あたりのコストを20〜30%削減できる見込み
  • TSMCのCoPoSパイロットライン開設：2026年予定
  • 量産開始：2028〜2029年を目標
  • 日本からもCoPoS向け製造装置サプライヤーが9社参入予定

CoWoP（Chip on Wafer on PCB）

IC基板（パッケージ基板）を省略し、チップをPCBに直接実装する技術です。

  • パッケージ基板（コスト全体の約40%を占める）を省くことで、コスト30〜50%削減の可能性
  • mSAP（Modified Semi-Additive Process）を使ったPCBへの直接実装
  • 2025年以降、CoWoSとの競合・補完関係が注目されている

まとめ

CoWoSのポイントをまとめます。

  • CoWoSはTSMCの2.5Dパッケージング技術。SoCとHBMをインターポーザー上に高密度統合する
  • 3種類（-S・-R・-L）があり、2025〜2026年はCoWoS-LへのシフトがNVIDIA Blackwellを中心に進行中
  • AI GPU需要の爆発的増加によりCoWoS生産が逼迫。TSMCは2026年末に月13万ウエハを目指して増強中
  • NVIDIAがCoWoS供給の60〜70%以上を独占しており、他社の調達に影響
  • 次世代技術のCoPoS（2028-2029年量産予定）・CoWoP（開発中）がコスト削減の切り札として期待されている

CoWoSはAI時代の半導体産業における最重要インフラ技術の一つです。生産能力の拡大・次世代技術への移行が、今後のAIチップ供給コストと性能向上を左右するキーポイントとなっています。

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