半導体後工程とは？ダイシングから先端パッケージまで全工程を解説【2026年最新】

半導体後工程（バックエンドプロセス）は、ウェハ上に形成されたチップを製品として完成させるための工程群です。前工程（ファブリケーション）でトランジスタや配線を作った後、後工程でチップを切り出し、パッケージングし、テストして出荷可能な状態にします。

近年、AI・HPC（高性能コンピューティング）の需要急増により、後工程の重要性は飛躍的に高まっています。特にチップレットや3D/2.5Dパッケージングといった先端技術が注目を集め、かつて「付加価値の低い工程」とみなされていた後工程が、半導体性能向上の要として脚光を浴びています。

本記事では、半導体後工程の基本工程から最新の先端パッケージング技術まで、体系的に解説します。

Contents

後工程の概要と前工程との違い

半導体製造は大きく「前工程」と「後工程」に分かれます。

前工程（Front-End-of-Line / FEOL）
シリコンウェハ上にトランジスタ・配線などの微細回路を形成する工程。フォトリソグラフィ、エッチング、CVD（化学気相成長）などが主要技術です。TSMCやSamsungが得意とする工程で、微細化（2nm、1nm）が競争軸となっています。

後工程（アセンブリ＆テスト）
完成したウェハからチップ（ダイ）を切り出し、パッケージに組み込んでテストする工程。従来は「外注コスト削減の場」とみなされてきましたが、AI時代に性能向上の鍵を握る工程へと変貌しました。

後工程の主要工程

1. ウェハ検査（Wafer Testing / Probing）

チップを切り出す前に、ウェハ状態のまま電気特性を検査します。プローブカードを使い、各チップの良否を判定（ビニング）することで、後工程に流す良品チップを選別します。テスト工程を担う主な企業はアドバンテスト、テラダイン（米）などです。

2. ダイシング（Dicing）

ウェハをダイヤモンドブレードまたはレーザーで切り分け、個々のチップ（ダイ）に分離する工程です。

ブレードダイシング：最も一般的。ダイヤモンド砥粒の極薄ブレードで切断。切り代（カーフ幅）が50〜100μm程度。
レーザーダイシング：非接触で切断。薄型チップや脆性材料に有効。
プラズマダイシング：ドライエッチングで切断。チップ間隔を5μm以下まで縮小可能で、ウェハの有効活用率が大幅向上。

ダイシング装置の主要メーカーはディスコ（DISCO）・東京精密です。

3. ダイボンディング（Die Bonding）

切り出したダイを基板（サブストレート）やリードフレームに固定する工程です。接合方式は用途に応じて3種類あります。

銀ペースト（エポキシ）接合：コストが低く汎用的。
フリップチップ接合：ダイを反転させ、バンプ（突起電極）で直接基板と接続。配線長が短くなり、高速・低消費電力化を実現。
ハイブリッドボンディング：バンプを使わず、銅と酸化膜を直接接合。チップ間ピッチをμm以下に縮小可能で、次世代パッケージの中核技術。TSMCやIntelが2025年量産に向けコスト30%削減を目標に推進中。

4. ワイヤボンディング（Wire Bonding）

チップのパッドと基板（またはリードフレーム）を金・銀・銅の極細ワイヤ（数十μm径）で接続する工程です。設備コストが低く汎用半導体で広く使われています。一方で、ワイヤの寄生インダクタンスが高周波特性を劣化させるため、高速・高帯域の用途ではフリップチップへの移行が進んでいます。

5. 封止・モールディング（Molding）

チップをエポキシ樹脂で封止し、外部環境（湿気・埃・衝撃）から保護する工程です。トランスファーモールドが主流で、量産性に優れます。車載半導体では高温・高耐久性が求められるため、封止材の開発競争も活発です。

6. テスト・選別（Final Test / Burn-in）

パッケージ完成後の電気的特性試験です。ファンクショナルテストで実際の動作を確認し、バーンイン（高温・高電圧環境での加速ストレス試験）で初期不良品を早期摘出します。スピードグレーディングでは動作周波数によるクラス分け（例：CPUのGHz帯域分類）を行い、価格差別化に活用されます。

先端パッケージング技術

AI時代の到来で、チップ単体の性能向上（微細化）には物理的限界が迫りつつあります。そこで注目されているのが、複数のチップを巧みに組み合わせる「先端パッケージング」技術です。

2.5Dパッケージング（インターポーザ型）

シリコンインターポーザ（中間基板）の上に複数のダイを並べて搭載する方式。TSMCのCoWoS（Chip on Wafer on Substrate）が代表例で、NVIDIAのAI GPU（H100/B100シリーズ）に採用されています。チップ間の配線をシリコンインターポーザ上の微細配線（数μmピッチ）で行うため、メモリ帯域幅が従来比で大幅に向上します。HBM（High Bandwidth Memory）との組み合わせで、AI推論・学習性能を飛躍させています。

3Dパッケージング（積層型）

ダイを垂直方向に積み重ねる方式。TSV（Through-Silicon Via：シリコン貫通電極）でチップ同士を縦に接続します。HBM自体もDRAMを8〜16層積層したもので、この技術の応用例です。IntelのFoveros、AMDの3D V-Cacheも代表例として知られています。

チップレット（Chiplet）アーキテクチャ

一つの大きなSoCを、機能ごとに分割した複数の小チップ（チップレット）として製造し、後工程で1つのパッケージに統合する設計手法です。

主なメリットは3点あります。第一に、小さいチップほど製造欠陥が少なく、歩留まりが向上します。第二に、論理演算回路は最先端プロセス（2nm）、IO回路は旧世代プロセスといった形で、最適なプロセスを使い分けることができます。第三に、設計の再利用によるコスト削減が可能です。AMDのRyzen・EPYC、Intelのタイルデザインなどがチップレットアーキテクチャを採用しています。

OSAT（Outsourced Semiconductor Assembly and Test）市場

後工程を専門的に請け負う企業群をOSAT（オーサット：アウトソース半導体組立・テスト）と呼びます。

主要OSAT企業

企業	国・地域	特徴
ASE Group（日月光半導体）	台湾	世界最大のOSAT
Amkor Technology	米国（製造は韓国・フィリピン等）	先端パッケージに強み
JCET Group（長電科技）	中国	中国最大のOSAT
京セラ	日本	セラミックパッケージ
UTAC Holdings	シンガポール	車載向けに強み

市場規模と成長予測

OSAT市場は2025年時点で500〜650億ドル規模とされ（調査機関によって推計が異なります）、2026年以降も年率5〜8.5%程度の成長が続くと予測されています。成長のメインドライバーはAI半導体向け先端パッケージング需要の拡大です。

後工程の課題と2026年以降の展望

課題1：熱管理の難化

チップを積層・高密度化するほど発熱が集中し、放熱が困難になります。ガラス基板（熱特性と平坦性に優れる）や高熱伝導性TIM（熱界面材料）の開発が急務となっています。

課題2：コストの上昇

先端パッケージングは従来パッケージより製造コストが大幅に高く、歩留まり管理も複雑化します。HBM対応CoWoSの需要急増でTSMCのキャパシティがひっ迫し、価格高騰と納期延長が半導体サプライチェーン全体に影響を与えています。

2026年の展望

2026年には北海道千歳市で、日本初となるチップレット・2.5D/3Dパッケージングの試作ラインが稼働する予定です。日本政府も後工程への重点投資を宣言しており、国内後工程産業の立て直しが本格化しています。

また、米国のCHIPSプログラムは後工程分野に30億ドルを拠出。欧州CHIPSアクト（13億ユーロ）・台湾（2026年までに120億ドル）の投資も活発化しており、後工程は国際的な産業政策の競争の場となっています。HBM4メモリの量産（SK Hynix・Micron・Samsung）も2026年に本格化し、インターフェース幅が従来の1,024ビットから2,048ビットへ倍増する見通しです。