CXLメモリ完全解説2026──仕組み・HBM/DDR5との役割分担・LLM推論への影響まで徹底解説
「サーバーにメモリを増設するだけではダメなのか」——AIデータセンターを構築する技術者なら一度はぶつかる壁です。DDR5スロット数には限界があり、HBMはコストが高すぎる。そのギャップを埋めるのがCXL（Compute Express Link：コンピュートエクスプレスリンク）メモリです。
本記事では、CXLの仕組みをゼロから解説し、なぜ2026年にAIデータセンターでCXLが注目されているか、DDR5・HBMとどう役割を分担するかを定量データつきで説明します。
1. なぜ今CXLが必要なのか──AIが起こしたメモリ危機
AIモデルの急拡大は「メモリ危機」を引き起こしています。
大規模言語モデル（LLM）の推論処理では、コンテキスト長（一度に処理できるトークン数）が急拡大しています。GPT-4が32Kトークンだったのに対し、2026年の最新モデルは1M(1Million=100万)トークン超のコンテキストを扱えます。問題はここです。
LLM推論では「KVキャッシュ（Key-Value Cache）」という中間データを保持し続ける必要があります。
コンテキスト長が1Mトークンに達すると、このKVキャッシュだけで数十〜数百GBのメモリが必要になります。
HBMの容量は1スタック36GB（HBM3E）〜64GB（HBM4）と限られており、コンテキスト長の拡大についていけません。
【メモリ危機の構造】
・HBM：超高速・超高帯域幅だがGB単価が高く容量に限界
・DDR5：安価で大容量だがスロット数がマザーボードで制限（通常4〜8スロット）
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これらの「量的な限界」を突破するのがCXL
2. CXLとは何か──「PCIeの上に乗ったメモリバス」
CXLを一言で表すなら「PCIeの物理配線を使って、CPUがDRAMと同じようにアクセスできるメモリ拡張バス」です。
PCIe（PCI Express）は、GPUやSSDをCPUに繋ぐ高速拡張バスです。CXLはこのPCIeの物理層（Gen 5以降）をそのまま使いながら、「メモリアクセス専用のプロトコル」を追加することで、外付けデバイスをメモリとして扱えるようにします。
重要なのは、OSやアプリケーションからはCXLメモリが通常のDRAMと同じメモリアドレス空間に見えることです。特別なソフトウェアやドライバを書かなくても、アプリが`malloc()`を呼ぶだけでCXLメモリに割り当てられます（ただし性能特性は異なる）。
3. CXLの3つのプロトコルを整理する
CXLは3つのプロトコルの組み合わせで動作します。
難しく聞こえますが、それぞれ「誰が何にアクセスするか」を定めたものです。
| プロトコル | 何をするか | 主な用途 |
|---|---|---|
| CXL.io | PCIeと同等の標準I/O通信 | デバイス認識・設定・管理 |
| CXL.cache | アクセラレータがホストCPUのキャッシュ・メモリをコヒーレントに参照 | CPU↔GPU間でデータコピーなしに共有メモリを使う |
| CXL.mem | CPUがアクセラレータ側のメモリをホスト側メモリ空間にマップして直接アクセス | メモリ拡張・メモリプーリング |
「CXLメモリ」として話題になるのは主にCXL.memを使った製品です。CXL対応のDRAMモジュールをPCIeスロット（またはCXL専用スロット）に差し込むと、CPUのメモリ空間が拡張されます。
4. CXL Type 1 / Type 2 / Type 3の違い
CXLデバイスは用途に応じて3タイプに分類されます。
| タイプ | 使用プロトコル | 代表デバイス | 主な用途 |
|---|---|---|---|
| Type 1 | CXL.io + CXL.cache | SmartNIC、FPGA | CPUメモリへのコヒーレントアクセス |
| Type 2 | CXL.io + CXL.cache + CXL.mem | AI/MLアクセラレータ、GPU（将来） | 独自メモリを持ちつつCPUとキャッシュコヒーレンシを保つ |
| Type 3 | CXL.io + CXL.mem | CXLメモリモジュール（CMM） | メモリ容量の拡張・プーリング（AIデータセンターでの主役） |
AIデータセンターで最も注目されているのはType 3です。DRAMをCXLインターフェース経由でサーバーに接続し、マザーボードのDDR5スロット数に縛られずにメモリを増設できます。Samsungの「CXL CMM-D」、SK hynixの「CXL AIC（Add-In Card）」、Micronの「CZ122」がType 3の代表製品です。
5. CXL世代比較──1.0・2.0・3.0で何が変わったか
| バージョン | ベースPCIe | 主要機能追加 | 帯域幅（理論値） |
|---|---|---|---|
| CXL 1.0（2019年） | PCIe Gen 4 | CXL.io / .cache / .mem の基本定義 | 〜32 GB/s（x16） |
| CXL 1.1（2020年） | PCIe Gen 4 | 信頼性・エラー訂正の強化 | 〜32 GB/s |
| CXL 2.0（2020年） | PCIe Gen 5 | メモリスイッチングとプーリング（複数サーバーでメモリ共有） | 〜64 GB/s（x16） |
| CXL 3.0（2022年） | PCIe Gen 6 | ファブリック化・マルチホップ・エンハンスドコヒーレンシ | 〜128 GB/s（x16） |
| CXL 3.1（2023年） | PCIe Gen 6 | セキュリティ強化、QoS改善 | 〜128 GB/s |
2026年のデータセンターはCXL 2.0〜3.0への移行期です。CXL 2.0のメモリプーリングが特に重要で、1つのCXLメモリプールを複数のホストサーバーが動的に共有できます。あるサーバーで使われていないメモリを別のサーバーが借りられる「メモリの仮想化・共有化」が実現します。
6. CXL・DDR5・HBMの定量比較
3種類のメモリの「速度・コスト・容量」を比較します。
| 項目 | HBM3E | DDR5（RDIMM） | CXL Type 3 |
|---|---|---|---|
| 帯域幅（1モジュール） | 〜1,200 GB/s | 〜100 GB/s | 〜50〜100 GB/s（CXL 2.0） |
| 遅延 | 〜100 ns（GPUダイから） | 〜80 ns | 〜150〜250 ns（DDR5の約2倍） |
| 容量（1モジュール） | 36〜64 GB | 32〜256 GB | 128 GB〜2 TB以上（拡張可） |
| GB単価（目安） | 〜$40〜80/GB | 〜$5〜10/GB | 〜$5〜12/GB（DDR5と同等〜やや高め） |
| スケーラビリティ | GPU依存（スロット固定） | スロット数に依存 | ファブリックで事実上無制限 |
| 主な強み | 超高帯域幅 | 低遅延・バランス | 大容量・コスト効率・共有 |
注目すべき数字は「CXLの遅延はDDR5の約2倍」という点です。これはCXLがPCIeリンクを経由するためで、構造的に避けられません。そのためCXLは「帯域幅が重要でないが容量が必要なデータの保管場所」として使うのが最適です。
7. AI推論での3層メモリアーキテクチャ
2026年のAIデータセンターでは、HBM・DDR5・CXLの3層構造が標準的なアーキテクチャになりつつあります。
| 層 | メモリ種別 | 保存するデータ | 理由 |
|---|---|---|---|
| 第1層（ホット） | HBM | アクティブな推論テンソル・アテンション行列 | 超高帯域幅が必須。遅れるとGPUがストール |
| 第2層（ウォーム） | DDR5（ホストCPU側） | モデル重み（推論待機分）・短いコンテキストのKVキャッシュ | 帯域幅よりも低遅延・低コストを優先 |
| 第3層（コールド） | CXLメモリ | 長大なKVキャッシュ・埋め込みテーブル・レイヤーオフロード | 容量優先。帯域幅・遅延は妥協できる用途に最適 |
LLM推論でCXLが注目される理由：KVキャッシュ問題
具体例で見てみましょう。
コンテキスト長128Kトークン・BF16精度のKVキャッシュサイズを計算すると、モデルサイズや層数にもよりますが、数十GB〜100GB以上に達することがあります。NVIDIA B200のHBMは192GBですが、そのうちモデル重み（Llama 3 70Bで約140GB）と推論バッファを除くと、KVキャッシュに使える残りは限られます。
ここでCXLメモリをKVキャッシュのオフロード先として使うと、HBMの容量制約を外しながらGPUの演算性能を最大限に活かせます。コンテキスト長が長くなるほどKVキャッシュの更新頻度は減る（後半ほどトークンが固定される）ため、CXLの遅延が大きくなる後半部分への影響が小さいという特性も好都合です。
8. 主要製品と3社の動向
| メーカー | 製品名 | CXLバージョン | 容量・特徴 |
|---|---|---|---|
| Samsung | CXL CMM-D / CMM-H | CXL 2.0 | 128GB〜1TB DIMM形状。CXL CMM-HはHBM統合でHBMの帯域幅をCXL経由で提供 |
| SK hynix | CXL AIC（Add-In Card） | CXL 2.0 | PCIeカード形状。96GB〜768GB。HBM4世代ではCXL対応HBMも開発中 |
| Micron | CZ122 | CXL 2.0 | 128GB LPDDR5X採用。消費電力あたりのコスト効率を重視 |
| Marvell | LMXT（CXLコントローラー） | CXL 2.0/3.0 | サードパーティDRAMをCXL化するコントローラーASIC |
9. CXLの残る課題
課題①：遅延の壁は構造的
DDR5の約2倍（150〜250ns）という遅延はPCIeリンクを経由する構造上、現世代では大きくは改善しません。「遅延を気にしないデータ」に使う設計が前提です。
課題②：ソフトウェアスタックの成熟度
NUMAアーキテクチャの延長でCXLをOSに認識させる仕組み（Linuxカーネルのtiered memory管理）は2024〜2025年にかけて整備が進みましたが、アプリが自動的に「どのデータをCXLに置くか」を最適化するミドルウェアはまだ発展途上です。
課題③：エコシステムの統一
CXL 3.0のファブリック機能（複数サーバーでメモリ共有）は仕様として定義されていますが、異なるベンダー間の相互運用テストが不足しています。2026年時点では同一ベンダーの機器内でしか本格動作しない場合が多い。
10. CXLロードマップ──2030年に向けた展望
| 時期 | 予測 |
|---|---|
| 2026年 | CXL 2.0量産品が本格普及。主要クラウドのデータセンターで採用開始 |
| 2027年 | CXL 3.0ファブリック実装が進む。テラバイト規模のメモリプールが実用化 |
| 2028年〜 | HBM4との組み合わせ（HBM on CXL）や、Storage Class Memory（SCM）との融合が進む |
| 2030年〜 | CXL 4.0（PCIe Gen 7ベース、帯域幅256 GB/s超）への移行。メモリとストレージの境界がさらに曖昧に |
まとめ
CXLメモリは「HBMの代替」ではなく「DDR5でも届かない容量と柔軟性を補う第3のメモリ層」です。
- CXLとは：PCIe Gen 5/6の物理層を使ったメモリ拡張バス。OSからはDRAMと同じ空間に見える
- 強み：TB級の大容量、メモリプーリング（複数サーバーで共有）、DDR5スロット制限の突破
- 弱み：DDR5比2倍の遅延、帯域幅はHBMに及ばない
- AI推論での役割：長大なKVキャッシュ・埋め込みテーブルのオフロード先として最適
- 2026年の現状：CXL 2.0製品が量産期に入り、Samsung/SK hynix/Micronがメモリプール市場を競争中
関連記事：HBM完全解説2026──仕組み・世代比較・3社シェア・マイクロン広島まで徹底網羅｜マイクロン広島工場の全貌──1.5兆円投資・HBM4量産
【参考・引用元】
- CXL Consortium「CXL Specification 3.1」（2023年）
- Penguin Solutions「CXL Memory 101 – Expansion, Pooling, and Sharing」
https://www.penguinsolutions.com/en-us/resources/blog/what-is-cxl-memory-expansion - Cosolvic「CXL Memory Expansion Explained: 2026 Sourcing」
https://cosolvic.com/blog/cxl-memory-expansion-cxl-2-vs-3-type-1-2-3-sourcing-2026/ - Supercomputing News「Beyond HBM: CXL Memory Pooling vs Processing-Near-Memory」
https://www.supercomputing.news/emerging/cxl-memory-pooling-vs-processing-near-memory-hbm4 - TradingKey「CXL vs. HBM: Why Samsung, SK Hynix, and Micron are Racing for the Next AI Data Center Frontier」
https://www.tradingkey.com/analysis/stocks/us-stocks/261834990-samsung-sk-hynix-micron-hbm-cxl-pangea-v2-ai-data-center-tradingkey
