High-NA EUV（EXE:5200B）完全解説2026──Intel・Samsung・SK Hynix・TSMCで対応が分かれた理由

2025年4月、世界初の量産向けHigh-NA EUV露光機「TWINSCAN EXE:5200B」がIntelのオレゴン州ファブに出荷された。そして2026年7月15日、ASMLのQ2決算発表でさらに重大な事実が明らかになった。Intelがこの装置を使って世界初の量産ロジックチップを出荷したというのだ。

半導体の微細化競争は新たな次元に突入した。EXE:5200Bは1台約3.5億ドル（約530億円）。従来の「Low-NA EUV」量産機（NXE:3800E：約2億ドル）の1.75倍の価格を持つこの装置を、Intel・Samsung・SK Hynixは採用した。だがファウンドリ最大手のTSMCは「1.4nmノード（A14）ではHigh-NAを採用しない」と明言している。

なぜ4社の判断が分かれたのか。そもそもHigh-NA EUVとは何なのか。技術・コスト・戦略の3軸から徹底解説する。

企業	導入状況	判断の核心
Intel	2025年4月出荷・2026年7月初の量産チップ出荷	14A先行者優位のため先行投資
SK Hynix	2025年9月：メモリ向け世界初	次世代HBM競争力の維持
Samsung	2台購入（計約7.73億ドル）、2025年末〜2026年上半期受領	SF2でファウンドリ巻き返し
TSMC	R&D機のみ確認、A14では不採用決定	Low-NA+マルチパターニングで十分・顧客への価格転嫁困難

Contents

High-NA EUVとは何か──「NA」の物理から理解する
- Low-NA EUV（NA=0.33）の現状と限界
- High-NA（NA=0.55）が解決すること
EXE:5200Bのスペックと価格──1台530億円の中身
4社の判断が分かれた理由──Intel・Samsung・SK Hynix・TSMC
High-NAの核心的課題──焦点深度（DoF）問題と対策技術
次世代「Hyper-NA」（NA=0.75）──2030年以降の技術課題
- Hyper-NAが直面する3つの壁
まとめ──2026年7月、High-NA EUV時代が実質的に開幕した
- 参考資料

High-NA EUVとは何か──「NA」の物理から理解する

露光機の解像度は、一つの数式で決まる。

R = k₁ × λ / NA

Rは解像できる最小サイズ（解像度）、λは光の波長、NAは「数値開口（Numerical Aperture）」と呼ばれるレンズが光を集める能力の指標だ。この式でRを小さくするには、λ（波長）を短くするか、NA（数値開口）を大きくするかしかない。

Low-NA EUV（NA=0.33）の現状と限界

現在の主力EUV露光機（NXE:3800Eなど）はNA=0.33だ。光の波長λ=13.5nm、プロセス係数k₁≈0.25〜0.33とすると、解像度は約10〜13nmの範囲。TSMCのN2（2nm）、SamsungのSF2、Intelの18Aといった先端ノードは、この装置を複数回重ねて露光する「マルチパターニング（多重露光）」を駆使して製造している。

問題は露光回数だ。マルチパターニングは露光→エッチング→再露光というサイクルを繰り返す。工程数が増えるほど製造時間が長くなり、コストが上がる。Low-NA EUVで1枚のウェハを作るために必要なEUV露光ステップは年々増加している。

High-NA（NA=0.55）が解決すること

NA=0.55に引き上げると、解像度は理論上8nm以下まで改善する。「1回の露光で描けるパターンの細さ」が増すため、マルチパターニングが不要になる工程が増え、ウェハ1枚あたりの製造ステップ数を削減できる。これがHigh-NAの本質的な価値だ。

ただし代償も大きい。NAを上げると焦点深度（DoF：Depth of Focus）が浅くなる。

DoF ∝ λ / NA²

NA=0.33（Low-NA）の焦点深度が約124nmとすると、NA=0.55（High-NA）では約45nmまで縮小する計算になる（縮小率≈(0.33/0.55)²≈0.36）。ウェハのわずかな反りや振動でもフォーカスが外れ、歩留まりが悪化するリスクがある。

もう一つの課題が光学系の複雑さだ。NA=0.55では投影光学系が物理的に非対称（アナモルフィック）になる。スリット幅方向とスキャン方向で縮小率が異なるため、チップレイアウトの設計手法にも影響が出る。

EXE:5200Bのスペックと価格──1台530億円の中身

項目	EXE:5200B（High-NA量産機）	NXE:3800E（Low-NA量産機）
数値開口（NA）	0.55	0.33
EUV波長	13.5nm	13.5nm
スループット	175枚/時以上	185枚/時
価格（概算）	約3.5億ドル（≈530億円）	約2億ドル（≈200億円）
量産出荷開始	2025年4月（Intel向け世界初）	2019年〜
主な用途	2nm以降の先端ロジック・次世代DRAM	2nm〜7nm世代

EXE:5200BはR&D機「EXE:5000」（スループット100枚/時前後）の量産対応版で、スループットを約75%向上させた。ただしLow-NA量産機（NXE:3800E：185枚/時）には届かない。価格はNXE:3800Eの1.75倍以上で、単位ウェハあたりのコストは投影レンズ費用・スループット差を合算すると実質2倍以上になる試算もある。

2027年にASMLが計画する納入台数はHigh-NA 10台、Low-NA 56台。現時点ではまだ少数精鋭だが、以降のロードマップでこの比率が変化していく見通しだ。

4社の判断が分かれた理由──Intel・Samsung・SK Hynix・TSMC

Intel：「先行者優位」を狙った世界最初の顧客

Intelは世界で最初にHigh-NA EUVを採用した企業だ。時系列を整理する。

時期	出来事
2023〜2024年	R&D機（EXE:5000）を複数台受領（業界初のHigh-NA顧客）
2025年4月	量産機EXE:5200Bを世界初出荷（オレゴン州HillsboroのD1Xファブ）
2025年12月	受入試験（アクセプタンステスト）完了
2026年7月15日	High-NA EUVを使った世界初の量産ロジックチップを出荷（ASML Q2決算で確認）
2027年（目標）	Intel 14A（コード名：Panther Lake）リスク生産開始
2028年（目標）	14A量産開始

IntelがHigh-NAに先行投資した背景には明確な戦略がある。ファウンドリ事業（IFS）でTSMCやSamsungに対抗するには「世界最先端プロセスを最初に立ち上げる」という実績が不可欠だ。Intel 14Aで採用されるGAA（Gate-All-Around）トランジスタの最重要レイヤーにHigh-NA EUVを使うことで、TSMCのN2/A14との技術差別化を図っている。

Intelは追加発注も行い、当初1台の注文を2台に増やした。2026年7月の「世界初の量産チップ出荷」は、High-NA EUV時代の幕開けを告げる象徴的な出来事だ。

SK Hynix：メモリ向け世界初、HBM競争力維持のための先行投資

SK Hynixはメモリメーカーとして世界初のHigh-NA EUV採用企業となった。

2025年9月：M16ファブ（京畿道利川）にEXE:5200Bを設置・稼働開始
目的：1β・1γノードのDRAMセル製造効率の改善

なぜメモリメーカーがHigh-NA EUVを使うのか。答えはAIデータセンター需要の爆発にある。NVIDIAのGPUに積層されるHBM（High Bandwidth Memory）は、DRAMチップを縦に重ねた構造を持つ。DRAM層の微細配線をより高密度に形成できれば帯域幅をさらに高め、AI学習・推論の性能が向上する。

SK HynixはHBMで世界シェア首位（2025年時点50%超）を誇る。High-NA EUVを先行採用することで次世代DRAM製造の優位性を維持し、Samsung・Micronとの競争で一歩先を行く狙いだ。

Samsung：2台購入でファウンドリ巻き返しの切り札に

Samsungは2台のEXE:5200Bを購入した。2台合計で約7.73億ドル（約1,160億円）という巨額投資だ。

2025年後半：1台目受領
2026年上半期：2台目受領予定
用途：SF2（Samsung Foundry 2nm、GAA採用）プロセスへの適用

SamsungのファウンドリはTSMCとの差が縮まらず、Qualcomm・NVIDIA・AppleといったTier1顧客の大半をTSMCに奪われている状態が続く。High-NA EUVを用いたSF2プロセスで歩留まりを改善できれば、「TSMCより微細なパターン、より少ない工程数」というセールスポイントを作れる。ファウンドリ事業巻き返しへの起死回生の一手だ。

TSMC：A14（1.4nmノード）での不採用──「コストが顧客に転嫁できない」

TSMCはEXE:5000（R&D機）を複数台受領済みだが、量産ノード「A14（1.4nm）ではHigh-NA EUVを採用しない」と決定した。理由はコストだ。

TSMCのビジネスモデルはApple・NVIDIA・Qualcommなどの顧客から受託製造する「ファウンドリ」だ。製造コストが上がればウェハ単価として顧客に転嫁される。TSMCの顧客は価格に非常に敏感で、「高いがより細い」より「同等の性能でより安い」を好む傾向がある。

一方、TSMCの現行Low-NA EUVラインはSADP・SAQPなどのマルチパターニング技術を極限まで磨いており、「A14ノードは既存のLow-NA EUVで対応できる」という判断だ。High-NAを採用するのは早くともA14後継ノード（2029年以降）と見られている。

この決定が持つ意味は大きい。TSMCがHigh-NAを使わない間は、Apple A-series・NVIDIA Blackwell後継などの世界最量産される先端チップはすべてLow-NA EUVで製造され続ける。High-NA EUVが「業界標準」になるにはまだ数年かかる。

High-NAの核心的課題──焦点深度（DoF）問題と対策技術

High-NA EUV最大の技術的課題が焦点深度（DoF）の浅さだ。前述の通りDoF ∝ λ / NA²の関係から、NA=0.33→0.55で焦点深度は約124nmから約45nmへ3分の1近くまで縮む。

実際の製造ラインでは、ウェハは完全な平面ではない。熱膨張・チャック吸着の誤差・積層パターンの段差など、さまざまな要因でウェハ表面が数nm〜数十nm単位で凸凹する。Low-NAなら許容できた誤差がHigh-NAでは歩留まりを直撃する。

対策として開発されているのが主に3つの技術だ。

リアルタイムフォーカス補正（ダイナミックフォーカシング）：スキャン中にウェハ高さをリアルタイム計測し、投影レンズとウェハの距離を精密制御する
高精度ウェハ平坦化（ウェハチャッキング）：静電チャックの吸着精度を高め、ウェハ表面の変形を最小化する
薄膜フォトレジスト：レジストの塗布厚みを薄くすることで、焦点深度の浅さをレジスト側でも吸収する（ただし薄すぎるとエッチング耐性が下がる問題が残る）

Intelの2025年12月の受入試験完了は、これらの対策技術を含めて「実用レベルで量産できる」と認定されたことを意味する。

次世代「Hyper-NA」（NA=0.75）──2030年以降の技術課題

ASMLはNA=0.55をさらに超える「Hyper-NA」（NA=0.75）の研究開発を進めている。目標時期は2030年代前半とされる。ただし技術的難題が山積しており、現時点ではHigh-NA（EXE:5200B）の延長開発が優先されている。

Hyper-NAが直面する3つの壁

① 偏光問題：NAが0.55を超えると、光の偏光特性が解像度に与える影響が無視できなくなる。NA=0.75では偏光制御の精度要件が飛躍的に高まり、光学系の設計思想から見直しが必要になる。

② 焦点深度のさらなる浅さ：DoF ∝ λ / NA²でNA=0.75とすると、High-NA比でさらに54%縮小（NA=0.55の約45nm→NA=0.75の約20nm）。ウェハの熱変形だけで焦点深度を超えてしまうリスクが現実になる。

③ 薄膜レジストの耐性問題：焦点深度に合わせてレジスト膜厚を薄くするほど、エッチング時のマスク耐性が下がり、下地材料を削りすぎる問題が深刻化する。次世代レジスト材料の開発が必須だ。

「Hyper-NA」は2020年代の技術ではなく、2030年代以降を見据えた長期ロードマップだ。当面のASML事業の中心はHigh-NA（EXE:5200B系）の量産拡大になる。

まとめ──2026年7月、High-NA EUV時代が実質的に開幕した

2026年7月15日のASML Q2決算で確認された「Intel初の量産ロジックチップ出荷」は、半導体製造の世代交代が実際に始まったことを示している。

Intel：先行者優位を握り、14A（Panther Lake）プロセスの量産に向けて着実に前進。リスク生産2027年・量産2028年予定。
SK Hynix：メモリ向けHigh-NA世界初採用でHBM競争力を維持。
Samsung：2台購入でSF2ファウンドリプロセスの競争力強化に賭ける。
TSMC：コスト最適化を優先。A14はLow-NA+マルチパターニングで対応し、High-NA採用は2029年以降へ。

TSMCがHigh-NA EUVを採用しない間、世界で最も大量に製造されるApple・NVIDIAのチップはLow-NA EUVで作られ続ける。High-NA EUVが「業界の主流」になるのはまだ先だが、2027年のASML納入計画（High-NA 10台、Low-NA 56台）はその比率を年々変えていく。

「High-NAはもはや実験段階ではない。量産が始まった」──ASMLのCEOが2026年7月の決算会見で語ったこの言葉が、時代の転換点を端的に示している。