ハイブリッドボンディング完全解説2026──バンプなし銅直接接合がAI半導体の限界を突破する仕組み

NVIDIAのAI GPU・AMDのデータセンター向けアクセラレーター・Appleのプロセッサ。これら最先端半導体チップは今、従来の「はんだバンプ」では届かない性能の壁に直面している。

その壁を突破する技術がハイブリッドボンディング（Hybrid Bonding）だ。はんだも、バンプも、アンダーフィルも使わない。シリコンとシリコンを直接、銅と銅で接続する技術だ。

接続密度は従来のはんだバンプの最大15倍。消費電力は3倍**改善する。2026年7月時点で、AMD MI300X・Apple M5 Pro・Sony のイメージセンサーがすでに量産に使っている。NVIDIAの次世代GPU「Rubin Ultra」（2027年予定）もこの技術に移行する。

なぜバンプが限界なのか。ハイブリッドボンディングはどう機能するのか。なぜ製造が極めて難しいのか。量産化に何年もかかった理由から最新の採用事例まで、技術の本質を解説する。

Contents

なぜ「はんだバンプ」では限界なのか
ハイブリッドボンディングとは何か──定義と原理
2段階で完成するプロセスの物理
はんだバンプ・TCBとの定量比較
ピッチのロードマップ──現在と将来
なぜ製造が極めて難しいのか
①表面粗さの要求が「原子1個分」の精度
②1μmの異物が10mm大のボイドを生む
③銅の凹み量の精密制御
④アライメント精度100nm（3σ）の要求
量産採用事例──2026年7月時点の実態
AMD MI300X・3D V-Cache──AIデータセンターの主役
Apple M5 Pro──初の消費者向け製品
Sony CMOSイメージセンサー──最古のハイブリッドボンディング量産品
NVIDIA──現行GPUは「まだ使っていない」
ハイブリッドボンディング装置メーカー──Besiの独占的地位
まとめ──ハイブリッドボンディングは「前工程の微細化限界」への答え
参考資料

なぜ「はんだバンプ」では限界なのか

チップとチップ（またはチップとウェーハ）を接続する従来の方法は「はんだバンプ」だ。チップの表面に微小なはんだの突起（バンプ）を並べ、加熱・加圧して接合する。

この方法には物理的な限界がある。バンプの最小ピッチ（隣接するバンプ間の距離）は現実的に20〜45μmが下限だ。バンプが小さすぎると、加熱時にはんだが流れ隣接バンプと短絡する。加圧時にバンプが潰れすぎて断線する。

AI時代のチップに何が起きているかを考えると、この限界の深刻さがわかる。

AI GPU（NVIDIA H100/H200/B200）はHBMメモリと2.5D実装で広帯域接続が必要
AMD MI300Xは8つのコンピュートダイと4つのI/Oダイを一つのパッケージに集積
将来のチップレット設計では、さらに多くのダイを高密度に接続する必要がある

より多くのダイをより密に接続するほど、バンプの物理限界に突き当たる。「バンプを減らして帯域幅を増やす」という答えがハイブリッドボンディングだ。

ハイブリッドボンディングとは何か──定義と原理

ハイブリッドボンディング（Cu/SiO₂ハイブリッドボンディング）は、はんだや中間接合材を一切使わず、シリコンの誘電体（SiO₂またはSiCN）同士と銅（Cu）パッド同士を直接接合する技術だ。

「ハイブリッド」という名称は、「誘電体接合」と「金属（銅）接合」の2つの接合を同時に行うことに由来する。誘電体が機械的強度を担い、銅が電気接続を担う──この2役を1回のプロセスで実現する。

2段階で完成するプロセスの物理

ハイブリッドボンディングは2つのフェーズで完結する。

Phase 1：室温での誘電体自発接合

まず接合する2つのウェーハ（またはダイとウェーハ）の表面をCMP（化学機械研磨）で極限まで平滑化する。表面粗さの要求値は誘電体で0.5nm RMS以下、銅パッドで1nm RMS以下だ（1nmは10億分の1メートル）。

次に表面をプラズマで活性化する。プラズマ処理により、SiO₂またはSiCN表面に反応性の高い水酸基（−OH基）が生成される。活性化された2つの表面を接触させると、ファン・デル・ワールス力と共有結合（Si−O−Si結合）が自発的に形成され、加熱も加圧も必要なく室温で誘電体同士が一体化する。

重要な点がある。この段階では銅パッドを誘電体面から意図的に約1μm凹ませておく。銅パッドが誘電体より高いと、位置合わせ時に干渉して誘電体接合が台無しになるからだ。

Phase 2：熱アニールによるCu-Cu直接接続

誘電体接合が完了したスタックを150〜400℃で加熱（アニール）する。

ここで銅の熱膨張係数（CTE：約17 ppm/℃）とSiO₂の熱膨張係数（約0.5 ppm/℃）の差が活躍する。加熱により銅だけが大きく膨張し、凹んでいた銅パッドが誘電体面を超えて隣の銅パッドに向かって成長する。粒界拡散と表面拡散により銅原子が境界を越えて一体化し、ボイドのない低抵抗の銅-銅接続が完成する。

仕上がった接合部にははんだも接合剤も存在しない。純粋な銅と誘電体だけで構成された、究極の「直接接続」だ。

はんだバンプ・TCBとの定量比較

ハイブリッドボンディングが既存技術と何が違うのか、数値で比較する。

項目	はんだバンプ（フリップチップ）	TCB（熱圧着ボンディング）	ハイブリッドボンディング
最小ピッチ（現実的下限）	20〜45μm	10〜20μm	1〜9μm（量産）／400nm（研究レベル）
接続密度（/mm²）	400〜600	2,500〜5,000	最大100,000
中間接合材	Sn-Agはんだ＋フラックス	Cuピラー＋はんだキャップ	なし（Cu直接）
寄生抵抗・容量	高い（はんだ合金）	中程度	最低（純Cu）
エネルギー効率	基準	約1.5〜2倍改善	約3倍改善
帯域幅密度	基準	より高い	最大15倍の接続密度
ボンディング中の加圧	必要（リフロー）	必要（ダイごとに加圧）	不要（誘電体は自発接合）

「最大100,000/mm²」という接続密度を直感的に理解するには、はんだバンプ（600/mm²）と比べてみると良い。同じ面積に167倍の数の接続を詰め込めるということだ。

ピッチのロードマップ──現在と将来

量産から研究レベルまで、現時点でのピッチ達成状況を整理する。

製品／技術	ピッチ	方式	状況
AMD 3D V-Cache（TSMC SoIC）	9μm	D2W（ダイ-to-ウェーハ）	量産中
AMD MI300X（TSMC SoIC）	9μm	D2W	量産中
Intel Foveros Direct Gen1	9μm	D2D（ダイ-to-ダイ）	量産移行中
Intel Foveros Direct Gen2	3μm	D2D	開発中
Sony CMOSイメージセンサー	〜1μm	W2W（ウェーハ-to-ウェーハ）	量産中（2016年〜）
W2W研究レベル	400nm	W2W	実証済み
Besi次世代装置（2026年予定）	50nm精度対応（アライメント）	D2W	開発→パイロット段階

注目すべきはW2W（ウェーハ同士の接合）とD2W（ダイとウェーハの接合）の差だ。W2Wはウェーハ全面を一括処理できるため歩留まりが高く、Sonyが2016年から量産に使っている。一方、D2Wは「良品チップだけを選んで接合する」KGD（Known Good Die）方式が使えるため、高価な先端チップのコスト管理に有利だ。AMD MI300XやApple M5 ProのようなチップレットではD2Wが主流になっている。

なぜ製造が極めて難しいのか

ハイブリッドボンディングが商用化まで何年もかかった理由は、製造難易度が桁違いだからだ。

①表面粗さの要求が「原子1個分」の精度

誘電体接合が室温で自発的に起きるためには、接合する2面が極めて平滑である必要がある。要求値「0.5nm RMS」は原子数個分の凸凹しか許されないという意味だ。人の髪の毛（直径約80,000nm）の16万分の1以下の凸凹で全面を仕上げる必要がある。

②1μmの異物が10mm大のボイドを生む

接合面に直径1μmの粒子（ほこり）が1粒あるだけで、直径10mmの接合ボイドが生じる。これは数百個のチップに及ぶ欠陥になりうる。ISO 3（クラス1）以上のクリーンルームが必須であり、ボンダー装置は加工エリア内でISO 3クラスを維持する設計になっている。

③銅の凹み量の精密制御

Phase 2でCuが熱膨張して接続するためには、Phase 1終了時点でのCuパッドの「凹み量」が均一でなければならない。凹みが深すぎると熱膨張してもCu同士が届かない。浅すぎると誘電体接合を邪魔する。この均一性は全ウェーハ面にわたってnmオーダーで管理する必要がある。

④アライメント精度100nm（3σ）の要求

ダイとウェーハを重ね合わせる際の位置合わせ精度は、現行量産レベルで100nm(3σ）が要求される。これは自動車の塗装膜厚（約100μm）の1/1000だ。Besiのフラッグシップ機「Datacon 8800 CHAMEO ultra plus AC」はこの精度を量産環境で実現している。

量産採用事例──2026年7月時点の実態

AMD MI300X・3D V-Cache──AIデータセンターの主役

AMDのデータセンター向けGPU「MI300X」はTSMC SoICを使ったハイブリッドボンディングで量産中だ。8つのコンピュートダイ（5nm CDNA3）と4つのI/Oダイ（6nm）を9μmピッチで垂直接合し、その全体をCoWoS 2.5Dインターポーザ上に8スタックのHBM3と並べた「3.5D」構造だ。TechInsightsの分解調査で確認されている。

AMDの3D V-Cache（CPUにSRAMキャッシュダイを積層する技術）もTSMC SoICとハイブリッドボンディングを採用しており、Applied Materials×Besiの共同開発システムが量産ラインに使われていることが複数のアナリス情報源で確認されている。

Apple M5 Pro──初の消費者向け製品

Apple M5 Proチップは世界初の消費者向けハイブリッドボンディング採用製品だ。TechInsightsの分解調査（テアダウン）で、TSMC SoIC-X F2F（Face-to-Face）ハイブリッドボンディングの採用が確認されている。MacBook ProやiMacに搭載されるチップにハイブリッドボンディングが使われている事実は、この技術が「研究所の技術」から「量産製品」に転換したことを象徴している。

Sony CMOSイメージセンサー──最古のハイブリッドボンディング量産品

実は最も古いハイブリッドボンディング量産製品はスマートフォンのカメラに入っている。Sonyは2016年から世界初のW2Wハイブリッドボンディング量産をCMOSイメージセンサーで開始した。CMOS回路層と光電変換層を別ウェーハで製造し、ハイブリッドボンディングで貼り合わせることで、それぞれの工程を最適化できる。

NVIDIA──現行GPUは「まだ使っていない」

ここは重要な誤解が多いポイントだ。NVIDIAの現行AI GPUはハイブリッドボンディングを使っていない。

GPU	パッケージング	ハイブリッドボンディング
H100 / H200（Hopper）	CoWoS-S（2.5D＋マイクロバンプ）	なし
B100 / B200（Blackwell）	CoWoS-L（2.5D＋シリコンブリッジ）	なし
Rubin Ultra（2027年予定）	TSMC SoIC＋CoWoS-L	採用予定
Feynman（2028年予定）	TSMC SoIC	採用予定

NVIDIAがTSMC SoICに移行するのは2027年のRubin Ultraから。それまでは従来の2.5D CoWoSとマイクロバンプを使い続ける。Rubin UltraとFeynmanでNVIDIAがSoICに移行したとき、ハイブリッドボンディング装置への需要は一気に拡大する。

ハイブリッドボンディング装置メーカー──Besiの独占的地位

ハイブリッドボンディング装置のD2W（ダイ-to-ウェーハ）市場では、Besi（BE Semiconductor Industries）がHVM（高量産製造）対応で唯一の出荷サプライヤーという独占に近い地位にある。市場シェアは推定90%超だ。

Besiのフラッグシップ機「Datacon 8800 CHAMEO ultra plus AC」の主要仕様：

仕様	数値
アライメント精度	100nm（3σ）
スループット	最大2,000ダイ/時間（ドライサイクル）
クリーンルームクラス	ISO 3（作業エリア内）
対応ウェーハ径	12インチ（300mm）
対応ダイサイズ	0.5×0.5mm〜33×28mm

2025年4月にはApplied MaterialsがBesi株式の9.2%を取得（約3,000億円規模）して戦略的投資家となり、両社共同で開発した「Kinex」統合システム（スループット1,600ダイ/時間・精度100nm）をSK Hynixが2026年2月に発注したことが確認されている。

次世代装置（2026年投入予定）では精度を50nm(3σ)目標にさらに引き上げる。Besiのハイブリッドボンディング売上はEAの€36M（2023年）から2026年予測€476Mへ、3年で13倍以上の急成長軌道にある。