SoIC完全解説──TSMCの3D積層とSoIC-X／SoIC-Pの違い・ボンドピッチの進化【2026年版】

AI半導体の性能競争は、トランジスタの微細化だけでは説明がつかなくなりました。ダイをどう積み、どう繋ぐか——そこがボトルネックになっています。

TSMCがその答えとして持つのがSoIC（System on Integrated Chips）です。IntelのFoverosと並ぶ3D積層技術で、AMDの3D V-CacheやAI向けGPUの中で実際に動いています。

ただしSoICにはSoIC-XとSoIC-Pという2つの系統があり、片方だけがハイブリッドボンディングです。ここを取り違えると、性能の話も価格の話も噛み合わなくなります。

この記事では、SoICの仕組みを、2系統の違い・ボンドピッチの進化・CoWoSとの組み合わせ・Foverosとの比較まで整理します。

1. SoICとは──TSMC 3DFabricの3D積層

SoIC（System on Integrated Chips）は、TSMCが提供する3D積層（ダイを縦に重ねる）技術です。革新的なボンディング方式により、チップの入出力（I/O）のボンドピッチのスケーラビリティを実現し、超高密度のダイ間インターコネクトを可能にします。

TSMCの先端パッケージング技術群は3DFabricと総称され、3つの柱で構成されています。

重要なのは、SoICは単独で完結しないことです。SoICで積層したチップは、その後CoWoSやInFOと組み合わせて最終パッケージになります。チップレット設計が成立するのは、こうした積み上げがあってこそです。

2. SoIC-X と SoIC-P──片方だけがハイブリッドボンディング

ここが最大の分岐点です。SoICには2つのスタッキング方式があります。

「SoIC＝ハイブリッドボンディング」と覚えると誤解します。ハイブリッドボンディングなのはSoIC-Xだけで、SoIC-Pは従来型のマイクロバンプです。AI向けの記事でSoICが語られるとき、実際に指しているのはほぼSoIC-Xです。

同じ構図はIntel側にもあります。Foveros Omniはバンプを使うためハイブリッドボンディングではなく、バンプレスなのはFoveros Directだけ——両社とも「バンプあり」と「バンプなし」の2系統を並走させています。

3. ボンドピッチの進化

3D積層の実力はボンドピッチで測ります。狭いほど、単位面積あたりに通せる配線が増えます。

TSMCのSoIC-Xはsub-10μmのルールから始まり、段階的に狭めてきました。一方SoIC-Pのマイクロバンプは現在30μm超で、将来的に10μm台を目指すとされています。両者の差は10倍前後あり、同じ「SoIC」でも到達できる密度がまったく違います。

4. バンプを無くすと何が起きるか

数字で見ると、この違いは劇的です。AMDが3D V-Cacheで採用したバンプレス（solder-less）のハイブリッドボンディングでは、次の効果が報告されています。

「マイクロバンプ比で密度15倍」という数字が、そのままSoIC-XとSoIC-Pの差を表しています。

理由は構造にあります。マイクロバンプははんだのボールを挟んで繋ぎますが、ハイブリッドボンディングは銅と絶縁膜の表面を直接接合し、ダイ同士がほぼ一体（near-monolithic）になります。はんだ層が無くなることで——

• ピッチが縮む——バンプの物理サイズという下限が消える
• 電気抵抗が下がる——はんだを介さず銅が直接つながる
• 熱が伝わりやすい——積層時の最大の敵である発熱を逃がしやすくなる

このCu-Cu直接接合は、キオクシアのNANDが採用するCBA技術やフリップチップ実装の進化形としても広がっており、先端実装の共通言語になりつつあります。

5. SoIC + CoWoS ＝「3.5D」

SoICで積んだ塊は、そのままでは製品になりません。実際のAI半導体はこう作られます。

1. ハイブリッドボンディングされたスタックを、まず垂直のブロックとして構築する（SoIC）
2. そのブロックを、シリコンインターポーザ上のCoWoSモジュール内にHBMと並べて配置する

業界ではこの組み合わせを「3.5D」と呼びます。縦（3D）と横（2.5D）を1つのパッケージで併用するという意味で、Intelが「EMIB 3.5D」と呼ぶ構成と発想は同じです。

CoWoSの供給制約がAI半導体の生産ボトルネックとして語られるのは、この構造が理由です。どれだけSoICで密に積んでも、最後にCoWoSを通らなければ製品にならないためです（CoWoSの需給動向）。

6. Foverosとの対応関係

IntelとTSMCの技術を並べると、全体像が掴みやすくなります。

設計思想の違いは、横方向の接続に表れます。TSMCは大きなシリコンインターポーザを使い、Intelは必要な場所にだけブリッジを埋める。前者は設計の自由度、後者はコストで有利という関係です。

縦方向については、現時点のピッチではSoIC-X（6μm）がFoveros Direct（9μm）より進んでいます。ただしどちらも数μm台の競争に入っており、差は縮まる可能性があります。

7. 実際の採用例

AMD 3D V-Cache

最も知られた応用が、AMDの3D V-Cacheです。TSMCのSoICを使い、SRAMダイをCPUのコンピュートチップレットの上に積層しています。

EPYC Milan-Xでは、64MBのSRAMダイをZen 3のコンピュートチップレット上に積層。8コアのCCDが元々32MBのL3キャッシュを持つため、合計96MBとなり、製品全体では最大768MBのL3キャッシュに達します。

接続にはTSV（シリコン貫通電極）が使われ、ダイ間のバンド幅は2TB/sに達します。ボンドパッドピッチは10μm未満と推定されています。

ゲーミングCPUのX3Dシリーズが速い理由も、突き詰めればこの実装技術です。キャッシュを「横に広げる」のではなく「縦に積む」ことで、距離を縮めながら容量を増やしています。

AMD MI300シリーズ

AI・HPC向けのMI300A / MI300Xは、SoIC-XとCoWoSを組み合わせた最初の製品とされています。前述の「3.5D」構成そのもので、AI半導体がどう作られているかの実例です。

まとめ

• SoIC（System on Integrated Chips）はTSMCの3D積層技術。3DFabric（SoIC・CoWoS・InFO）の一角で、単独では完結せずCoWoSやInFOと組み合わせて製品になる
• SoIC-Xはバンプレス（ハイブリッドボンディング）でHPC・AI向け、SoIC-Pはマイクロバンプでコスト重視の用途向け。ハイブリッドボンディングなのはSoIC-Xだけ
• ボンドピッチは2023年9μm → 2025年6μm → 2〜3μm目標。SoIC-Pのマイクロバンプは現在30μm超で、差は10倍前後
• バンプを無くす効果は2Dチップレット比で密度200倍、マイクロバンプ3D比で密度15倍・エネルギー効率3倍
• SoICで積んだブロックをCoWoS上にHBMと並べる構成が「3.5D」。CoWoSが供給制約になるのはこの構造ゆえ
• Intelとの対応はSoIC-X ↔ Foveros Direct、SoIC-P ↔ Foveros、CoWoS ↔ EMIB。縦方向のピッチは現時点でSoIC-X（6μm）が先行
• 採用例はAMD 3D V-Cache（EPYC Milan-Xで最大768MB L3、ダイ間2TB/s）とMI300A / MI300X

微細化が鈍るほど、性能の伸びしろは実装側に移ります。「何nmか」ではなく「どう積み、どう繋ぐか」——SoICとFoverosの競争は、その最前線です。

関連記事：Foveros完全解説｜Intelの3D積層｜ハイブリッドボンディング完全解説｜CoWoSとは｜チップレット技術の完全解説